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ADSP-21062 SHARC處理器

時間:2019-10-19, 來源:互聯網, 文章類別:元器件知識庫

一般說明

ADSP-21062 SHARC超級哈佛結構計算機是一種信號處理微型計算機,提供了新的功能和性能水平。ADSP-21062 SHARC是為高性能而優化的32位處理器,數字信號處理器應用。ADSP-21062以ADSP-21000數字信號處理器為核心,構成一個完整的片上系統,增加了一個雙端口片上SRAM和一個專用I/O總線支持的集成I/O外設。

ADSP-21062采用高速低功耗CMOS工藝制造,指令周期為25ns,工作速度為40MIPS。通過片上指令緩存,處理器可以在一個周期內執行每一條指令。表一顯示了ADSP-21062的性能基準。

ADSP-21062 SHARC代表了一種新的信號計算機集成標準,它將高性能浮點數字信號處理器內核與集成的片上系統功能相結合,包括一個2兆位的SRAM存儲器(ADSP-21060上的4兆位)、主處理器接口、DMA控制器、串行端口和鏈路端口以及無膠的并行總線連接數字信號處理器多處理。

圖1顯示了ADSP-21062的框圖,說明了以下架構特性:

帶有共享數據寄存器文件;數據地址生成器(DAG1、DAG2);帶指令緩存的程序序列器;片上定時sram;與片外存儲器和;外圍設備;主機端口和多處理器接口;DMA控制器;串行端口和鏈路端口;JTAG測試訪問端口。

ADSP-21000系列核心架構

ADSP-21062包括ADSP-21000系列核心的以下架構特征。ADSP-21062處理器與ADSP-21020的代碼和功能兼容。

獨立的并行計算單元

算術/邏輯單元(ALU)、乘法器和移位器都執行單周期指令。這三個單元并行排列,最大化了計算吞吐量。單個多功能指令執行并行運算單元和乘法器操作。這些計算單元支持ieee 32位單精度浮點、擴展精度40位浮點和32位定點數據格式。

數據寄存器文件

通用數據寄存器文件用于在計算單元和數據總線之間傳輸數據,并用于存儲中間結果。這個10端口,32寄存器(16個主寄存器,16個次寄存器)寄存器文件,結合ADSP21000哈佛體系結構,允許計算單元和內部存儲器之間的無約束數據流。指令和兩個操作數的單周期獲取ADSP-21062具有增強的哈佛體系結構,其中數據存儲器(DM)總線傳輸數據,程序存儲器(PM)總線傳輸指令和數據(見圖1)。由于其獨立的程序和數據存儲總線以及片上指令緩存,處理器可以在一個周期內同時獲取兩個操作數和一條指令(從緩存)。

指令緩存

ADSP-21062包括一個片上指令高速緩存,該高速緩存支持三總線操作以獲取一條指令和兩個數據值。緩存是選擇性的,只緩存取數與pm總線數據訪問沖突的指令。這允許全速執行核心、循環操作,如數字濾波器乘法累加和fft蝶形處理。帶硬件循環緩沖區的數據地址生成器ADSP-21062的兩個數據地址生成器(DAG)在硬件上實現循環數據緩沖區。圓形緩沖器允許有效編程延遲線和數字信號處理所需的其他數據結構,通常用于數字濾波器和傅里葉變換。ADSP-21062的兩個DAG包含足夠的寄存器,可以創建多達32個循環緩沖區(16個主寄存器集,16個次寄存器集)。DAG自動處理環繞的地址指針,減少了開銷,提高了性能并簡化了實現。循環緩沖區可以在任何內存位置開始和結束。

靈活指令集

48位指令字可容納各種并行操作,以實現簡潔的編程。例如,ADSP21062可以有條件地在一條指令中執行乘法、加法、減法和分支。

ADSP-21062/ADSP-21062L功能擴充ADSP-21000系列核心,ADSP-21062增加了以下架構功能:

雙端口片上存儲器

adsp-21062包含兩個兆位的片上sram,每一個都被組織成兩個1 mbits的塊,可以為不同的代碼和數據存儲組合進行配置。每個內存塊都是雙端口的,由核心處理器和I/O處理器或DMA控制器進行單周期獨立訪問。雙端口存儲器和獨立的片上總線允許在一個周期內從內核傳輸兩個數據,從I/O傳輸一個數據。在ADSP-21062上,存儲器可配置為32位數據的最大64K字、16位數據的128K字、48位指令的40K字(或40位數據),或不同的字大小的組合高達兩兆字節。所有內存都可以作為16位、32位或48位字訪問。支持16位浮點存儲格式,有效地將可存儲在芯片上的數據量加倍。32位浮點和16位浮點格式之間的轉換是在一條指令中完成的。

雖然每個存儲塊可以存儲代碼和數據的組合,但是當一個塊存儲數據時,使用dm總線進行傳輸,而另一個塊存儲指令和數據時,使用pm總線進行傳輸,訪問效率最高。以這種方式使用dm總線和pm總線,每個內存塊有一個專用的總線,確保了兩次數據傳輸的單周期執行。在這種情況下,指令必須在緩存中可用。當其中一個數據操作數通過ADSP21062的外部端口傳輸到片外或從片外傳輸時,也保持單周期執行。

片外存儲器和外設接口ADSP-21062的外部端口提供處理器與片外存儲器和外圍設備的接口。4G的片外地址空間包含在ADSP-21062的統一地址空間中。用于pm地址、pm數據、dm地址、dm數據、i/o地址和i/o數據的獨立片上總線在外部端口上多路復用,以創建具有單個32位地址總線和單個48位(或32位)數據總線的外部系統總線。

通過對高階地址行進行片上解碼以生成存儲庫,從而方便了外部存儲設備的尋址選擇信號。為了簡化頁面模式dram的尋址,還生成了單獨的控制線。ADSP-21062提供可編程內存等待狀態和外部內存確認控制,允許以可變訪問、保持和禁用時間要求與DRAM和外圍設備進行接口。

主機處理器接口

ADSP-21062的主機接口允許輕松連接到16位和32位的標準微處理器總線,不需要額外的硬件。支持以高達處理器全時鐘速率的速度進行異步傳輸。主機接口通過ADSP-21062的外部端口訪問,并將內存映射到統一地址空間。主機接口有四個dma通道;代碼和數據傳輸以較低的軟件開銷完成。主機處理器使用主機總線請求(hbr)、主機總線授權(hbg)和就緒(redy)信號請求adsp-21062的外部總線。主機可以直接讀寫ADSP-21062的內部存儲器,并可以訪問DMA通道設置和郵箱寄存器。為有效執行主機命令提供了矢量中斷支持。

DMA控制器

ADSP-21062的片上DMA控制器允許零開銷數據傳輸,無需處理器干預。dma控制器對處理器核心獨立且不可見地操作,允許在核心同時執行其程序指令時進行dma操作。dma傳輸可以發生在adsp-21062的內部存儲器和外部存儲器、外部外設或主機處理器之間。dma傳輸也可以發生在adsp-21062的內部存儲器與其串行端口或鏈路端口之間。外部存儲器和外部外圍設備之間的dma傳輸是另一種選擇。在dma傳輸期間執行16、32或48位字的外部總線打包。

ADSP-21062-2通過鏈路端口提供10個DMA通道,4個通過串行端口,4個通過處理器的外部端口(用于主機處理器、其他ADSP-21062S、內存或I/O傳輸)。另外四個鏈路端口DMA通道與串行端口1和外部端口共享。程序可以下載到ADSP21062使用DMA傳輸。異步片外外設可以使用dma請求/授權線(dmar1-2、dmag1-2)控制兩個dma信道。其他dma功能包括在dma傳輸完成時生成中斷,以及用于自動鏈接dma傳輸的dma鏈。

串行端口

ADSP-21062具有兩個同步串行端口,為各種數字和混合信號外圍設備提供廉價的接口。串行端口可以在處理器的全時鐘速率下工作,為每個數據速率提供40 Mbit/s的最大數據速率。獨立的發送和接收功能為串行通信提供了更大的靈活性。串行端口數據可以通過dma自動地在片上存儲器之間傳輸。每個串行端口都提供TDM多通道模式。

串行端口可以使用小端或大端傳輸格式,字長可從3位到32位選擇。它們提供可選的同步和傳輸模式以及可選的μ-律或a-律壓擴。串行端口時鐘和幀同步可以在內部或外部生成。

多重處理

adsp-21062提供了為多處理器dsp系統量身定制的強大功能。統一地址空間(見圖4)允許處理器間直接訪問每個ADSP21062的內部存儲器。分布式總線仲裁邏輯包含在芯片上,用于簡單、無膠連接最多包含六個ADSP-21062S和一個主機處理器的系統。主處理器轉換只產生一個周期的開銷。總線仲裁可以選擇固定優先級或旋轉優先級。總線鎖允許信號量的不可分割的讀-修改-寫序列。為處理器間命令提供矢量中斷。處理器間數據傳輸的最大吞吐量是在鏈路端口或外部端口上的240兆字節/秒。廣播寫入允許將數據同時傳輸到所有ADSP-21062S,并可用于實現反射信號量。

鏈接端口

ADSP-21062具有六個4位鏈路端口,提供額外的I/O功能。鏈路端口可以每周期計時兩次,允許每個端口每周期傳輸八位數據。鏈路端口I/O對于多處理系統中的點到點處理器間通信特別有用。鏈路端口可以獨立地同時操作,最大數據吞吐量為240兆字節/秒。鏈路端口數據被打包成32位或48位字,并且可以直接由核心處理器或DMA傳輸到片上存儲器。每個鏈路端口都有自己的雙緩沖輸入和輸出寄存器。時鐘/應答握手控制鏈路端口傳輸。傳輸可編程為發送或接收。

程序啟動

ADSP-21062的內部存儲器可以在系統通電時從8位EPROM、主機處理器或通過其中一個鏈路端口啟動。引導源的選擇由bms(引導內存選擇)、eboot(eprom引導)和lboot(鏈接/主機引導)管腳控制。32位和16位主機處理器可用于引導。

EZ-ICE探頭靶板連接器

ADSP-2106X EZ-ICE仿真器采用ADSP-2106X的IEEE1149.1JTAG測試接入端口,在仿真過程中對目標板處理器進行監控。Ezice探針要求ADSP-2106X的CLKIN、TMS、TCK、TRST、TDI、TDO、EMU和GND信號可通過14針連接器(2行×7針條頭)在目標系統上訪問,如圖5所示。EZ-ICE探針直接插在該連接器上,用于板上模擬芯片。如果要使用ADSP-2106X EZ-ICE,則必須將此連接器添加到目標板設計中。EZ-ICE連接器和共享EZ-ICE JTAG引腳的最遠設備之間的總跡線長度應限制在保證操作的最大值15英寸。此長度限制必須包括路由到一個或多個ADSP-2106X設備的EZ-ICE JTAG信號,或ADSP2106X設備和鏈上其他JTAG設備的組合。

14針,兩排針條集管在針3的位置鍵入-必須從收割臺上拆下銷3。銷必須為0.025平方英寸,長度至少為0.20英寸。銷間距應為0.1×0.1英寸。可從3M、McKenzie和Samtec等供應商處獲得銷帶頭。

提供BTMS、BTCK、BTRST和BTDI信號,以便測試訪問端口也可用于板級測試。當連接器不用于仿真時,如圖5所示,在BXXX引腳和XXX引腳之間放置跳線。如果您不打算使用測試訪問端口進行板測試,請將BTRST連接到GND,并將BTCK連接或向上拉到VDD。必須在通電后(通過連接器上的BTRST)或保持低位以使ADSP-2106X正常工作,才能斷言TRST引腳。EZ-ICE探針上未連接任何BXXX引腳。

軟件啟動時,TRST被驅動至低電平,直到模擬器打開EZ-ICE探頭。軟件啟動后,trst被驅動高。圖6顯示了包含多個ADSP-2106X處理器的系統的JTAG掃描路徑連接。將CLKIN連接到EZ-ICE割臺的插腳4是可選的。Emulator僅在被指示以同步方式執行諸如啟動、停止和單步執行多個ADSP-2106XS的操作時使用clkin。如果不需要在多個處理器上同步執行這些操作,只需將EZ-ICE頭的引腳4連接到地上。

如果需要同步多處理器操作

CLKIN已連接,多個ADSP21062處理器和EZ-ICE頭上的CLKIN管腳之間的時鐘偏差必須最小。如果偏差過大,同步操作可能會在處理器之間關閉一個或多個周期。對于同步多處理器操作,tck、tms、clkin和emu應被視為傾斜方面的關鍵信號,并且應該在你的董事會上盡可能短的時間安排。如果tck、tms和clkin正在驅動大量adsp-21062s(超過8個)在您的系統中,然后將它們視為“時鐘樹”使用多個驅動程序來最小化偏差。(見圖7中的“JTAG時鐘樹”和“時鐘分布”ADSP2106X用戶手冊第二版的“高頻設計注意事項”部分。)

如果不需要同步多處理器操作(即clkin未連接),只需在tck和tms上使用適當的并行終端。TDI、TDO、EMU和TRST在傾斜方面不是關鍵信號。

定時規格

將提供兩種速度等級的ADSP-21062,40MHz和33.3MHz。所示規范基于40 MHz的clkin頻率(tck=25 ns)。dt降額允許在其他clkin頻率下的規格(在tck規格的最小-最大范圍內;見下面的時鐘輸入)。dt是實際clkin周期和25 ns clkin周期之間的差異:

使用給定的精確計時信息。不要試圖從其他的加法或減法中導出參數。雖然加法或減法會對單個設備產生有意義的結果,但本數據表中給出的值反映了統計變化和最壞情況。因此,不能有意義地添加參數以獲得更長的時間。

有關電壓參考水平,請參見測試條件下的圖27。

開關特性指定處理器如何更改其信號。您無法控制處理器外部的定時電路必須設計為與這些信號特性兼容。開關特性告訴你處理器在給定的情況下會做什么。您還可以使用切換特性來確保連接到處理器的設備(如內存)的任何計時要求都得到滿足。

時間要求適用于由處理器外部電路控制的信號,如用于讀取操作的數據輸入。時序要求保證處理器與其他設備一起正常工作。

開發工具

ADSP-21062支持一整套軟件和硬件開發工具,包括EZ-ICE內循環模擬器、EZ-Lab®開發板、EZ-Kit和開發軟件。EZ-Lab包含一個評估板帶有ADSP-21062(5 V)處理器并提供與PC的串行連接。SHARC EZ-KIT將用于PC的ADSP21000系列開發軟件和EZ-Lab ADSP-21062的開發板組合在一個軟件包中。除ez-lab開發板外,ez-kit還包含優化編譯器、匯編程序、指令級模擬器、運行時庫、診斷實用程序和一整套示例程序。

同樣的ez-ice硬件可以用于adsp-21060/adsp-21061,以完全模擬adsp-21062,除了顯示和修改兩個新的運動寄存器。模擬器不會顯示這兩個寄存器,但您的代碼可以使用它們。

模擬設備的ADSP-21000系列開發軟件包括基于代數語法的易于使用的匯編程序、匯編庫/庫、鏈接器、指令級模擬器、ANSI C優化編譯器、CBUG™C源代碼級調試器,以及一個包含dsp和數學函數的c運行庫。優化編譯器包括基于ansi數值c擴展組工作的數值c擴展。數值c為c語言提供了數組選擇、向量數學運算、復雜數據類型、循環指針和變量的擴展。

ADSP-21062 EZ-ICE仿真器采用ADSP-21062處理器的IEEE1149.1JTAG測試訪問端口,在仿真過程中對目標板處理器進行監控。EZ-ICE提供全速仿真,允許檢查和修改內存、寄存器和處理器堆棧。通過使用處理器的jtag接口確保了非侵入式電路內仿真。仿真程序不會影響目標系統的加載或定時。

ADSP-21000系列硬件和軟件開發工具數據表(ADDS-210XX-TOOLS)中提供了更多詳細信息和訂購信息。本數據表可向任何模擬設備銷售辦公室、經銷商或文獻中心索取。

除了模擬設備提供的軟件和硬件開發工具外,第三方還提供了一系列支持sharc處理器系列的工具。硬件工具包括sharc pc插件卡、多處理器sharc vme板和具有多個sharc和附加內存的子卡模塊。這些模塊基于sharcpac™模塊規范。第三方軟件工具包括ada編譯器、dsp庫、操作系統和框圖設計工具。

管腳功能說明

ADSP-21062管腳定義如下所示:ADSP-21062和ADSP-21062L上的所有管腳都相同。被標識為同步的輸入必須符合CLKIN(或用于TMS、TDI的TCK)的定時要求。標識為異步(a)的輸入可以異步斷言為clkin(或異步斷言為trst的tck)。

除了ADDR31-0、DATA47-0、FLAG3-0、SW和具有內部上拉或下拉電阻器(CPA、ACK、DTX、DRX、TCLKX、RCLKX、LXDAT3-0、LXCLK、LXACK、TMS)的輸入外,未使用的輸入應與VDD或GND連接或拉動和TDI)-這些引腳可以保持浮動。這些引腳有一個邏輯電平保持電路,防止輸入內部浮動。

A=異步G=接地I=輸入;O=輸出P=電源S=同步;(A/D)=主動驅動(O/D)=開漏;t=三種狀態(當sbts被斷言時,或當ADSP-21062是總線從站)。




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