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ADS8341是一個帶同步串行接口的4通道16位采樣模數轉換器

時間:2019-10-19, 來源:互聯網, 文章類別:元器件知識庫

特征

ADS7841的插針;單電源:2.7V至5V;4通道單端或;雙通道差分輸入;最高100kHz轉換率;86分貝SINAD;串行接口;SSOP-16包。

應用

數據采集;測試和測量;工業過程控制;個人數字助理;電池供電系統。

說明

ADS8341是一個帶同步串行接口的4通道16位采樣模數轉換器。在100kHz的吞吐量下,典型的功耗為8MW速率和+5V電源。參考電壓(VREF)可以是在500伏和VCC之間變化,提供相應的輸入電壓范圍為0V至VREF。該裝置包括關閉模式,將功耗降低到低于15微瓦。ADS8341的測試電壓為2.7V。

低功耗、高速和板載多路復用器ADS8341是電池供電系統的理想選擇,如個人數字助理、便攜式多通道數據記錄器和測量設備。串行接口也為遠程數據采集提供低成本隔離。這個ADS8341采用SSOP-16封裝,確保溫度范圍在-40°C至+85°C之間。

操作理論

是一個經典的逐次逼近寄存器(SAR)A/D轉換器。該體系結構基于電容再分配,電容再分配本質上包括采樣保持功能。該轉換器采用0.6μm cmos工藝制造。

ADS8341的基本操作如圖1所示。設備需要外部參考和外部時鐘。它從2.7V到5.25V的單一電源工作。外部參考電壓可以是500MV和+VCC之間的任何電壓。參考電壓的值直接設置轉換器的輸入范圍。平均參考輸入電流取決于ADS8341的轉換率。

轉換器的模擬輸入是差分的,通過四通道多路復用器提供。輸入可以參考COM引腳上的電壓(通常為接地)提供,也可以使用四個輸入通道中的兩個通道(CH0-CH3)進行差分。可通過數字接口選擇特定配置。

模擬輸入

圖2顯示了ADS8341上輸入多路復用器的框圖。轉換器的差分輸入來自四個輸入中的一個,參考COM引腳或四個輸入中的兩個。表一和表二顯示a2、a1、a0和sgl/dif控制位與模擬多路復用器配置之間的關系。控制位通過din管腳串行提供,詳見本數據表的數字接口部分。

當轉換器進入保持模式時,如圖2所示,+In和–In輸入之間的電壓差被捕捉到內部電容器陣列上。輸入端的電壓限制在-0.2V和1.25V之間,允許輸入端拒絕輸入端和輸入端共用的小信號。+輸入的范圍為-0.2V到+VCC+0.2V。

模擬輸入上的輸入電流取決于設備的轉換率。在采樣期間,電源必須為內部采樣電容器充電(通常為25pF)。電容器充滿電后,不再有輸入電流。從模擬源到轉換器的電荷傳輸速率是轉換速率的函數。

參考輸入

外部參考設置模擬輸入范圍。ADS8341將在500毫伏至+VCC的參考電壓范圍內工作。請記住,模擬輸入是+輸入和–輸入之間的區別,請參見圖2。例如,在單端模式下,當COM引腳接地時,1.25V參考電壓,選定的輸入通道(CH0-CH3)將正確數字化0V到1.25V范圍內的信號。如果COM引腳連接到0.5V,選定通道上的輸入范圍為0.5V到1.75V。

參考輸入及其寬電壓范圍有幾個關鍵項。隨著參考電壓的降低,每個數字輸出碼的模擬電壓權重也降低。這通常被稱為lsb(最低有效位)大小,等于參考電壓除以65536。隨著參考電壓的降低,a/d轉換器中固有的任何偏移或增益誤差都會隨著lsb尺寸的增大而增大。例如,如果給定轉換器的偏移量為2LSB(參考電壓為2.5V),則通常為10LSB(參考電壓為0.5V)。在每種情況下,設備的實際偏移量相同,為76微伏。

同樣,隨著lsb尺寸的減小,數字化輸出的噪聲或不確定性也會增加。在500毫伏的參考電壓下,LSB的尺寸為7.6微伏。這個水平低于設備的內部噪音。因此,數字輸出碼將不穩定,并且在平均值周圍變化若干lsb。輸出碼的分布將是高斯的,通過簡單地平均連續的轉換結果或應用數字濾波器可以降低噪聲。

在參考電壓較低的情況下,應注意提供干凈的布局,包括足夠的旁路、干凈的(低噪聲、低紋波)電源、低噪聲參考和低噪聲輸入信號。由于lsb的尺寸較小,轉換器對附近的數字信號和電磁干擾也會更敏感。

VREF輸入的電壓沒有緩沖,直接驅動ADS8341的電容器數模轉換器(CDAC)部分。通常,輸入電流為13微安,參考電壓為2.5V。根據轉換結果,該值將隨微安而變化。基準電流隨轉換率和基準電壓的增大而減小。由于來自基準的電流是在每一位判決上提取的,所以在給定的轉換期間更快地對轉換器進行時鐘控制不會減少來自基準的總電流消耗。

數字接口

圖3顯示了ADS8341數字接口的典型操作。此圖假設數字信號源是具有基本串行接口的微控制器或數字信號處理器(請注意,數字輸入可承受高達5.5V的過電壓,而不考慮+VCC)。處理器和轉換器之間的每個通信由八個時鐘周期組成。一個完整的轉換可以通過三個串行通信來完成,在dclk輸入上總共24個時鐘周期。

前八個周期用于通過din引腳提供控制字節。當轉換器具有足夠的關于以下轉換的信息以適當地設置輸入多路復用器時,它進入采集(采樣)模式。再經過三個時鐘周期,控制字節完成,轉換器進入轉換模式。此時,輸入sample和hold進入hold模式。接下來的16個時鐘周期完成實際的模數轉換。

控制字節

圖3還顯示了控制字節中控制位的位置和順序。表三和表四給出了這些位的詳細信息。第一位's'必須始終為高位,并指示控制字節的開始。在檢測到起始位之前,ADS8341將忽略din管腳上的輸入。接下來的三位(a2 a0)選擇一個或多個輸入多路復用器的有效輸入通道(見表一和表二以及圖2)。

SGL/DIF位控制多路復用器輸入模式:單端(高)或差分(低)。在單端模式下,選定的輸入通道被引用到COM管腳。在差分模式下,兩個選定的輸入提供差分輸入。詳見表一、表二和圖二。最后兩位(PD1-PD0)選擇斷電模式,如表V所示。如果兩個輸入都很高,則設備始終通電。如果兩個輸入都很低,則設備在轉換之間進入斷電模式。當啟動一個新的轉換時,設備將立即恢復正常工作,無需延遲即可使設備通電,并且第一次轉換將有效。

時鐘模式

ADS831可與外部串行時鐘或內部時鐘一起使用,以執行逐次逼近轉換。在兩種時鐘模式下,外部時鐘將數據移入和移出設備。當PD1高而PD0低時,選擇內部時鐘模式。

如果用戶決定從一個時鐘模式切換到另一個,則在ADS8341切換到新模式之前需要額外的轉換周期。由于pd0和pd1控制位需要在時鐘模式改變之前寫入ads8341,所以需要額外的周期。

當ADS8341首次通電時,用戶必須設置所需的時鐘模式。可通過寫入內部時鐘模式的pd1=1和pd0=0或pd1=1和對于外部時鐘模式,PD0=1。在啟用所需的時鐘模式后,僅應將ADS8341設置為在轉換之間斷電(即,PD1=PD0=0)。ADS8341在進入斷電模式之前保持它所處的時鐘模式。

外部時鐘模式

在外部時鐘模式下,外部時鐘不僅將數據移入和移出ADS8341,還控制A/D轉換步驟。在控制字節的最后一位移入后,忙碌將在一個時鐘周期內變高。在接下來的16個DLK下降沿的每個DUT上進行連續的近似位決定(見圖3)。圖4顯示了外部時鐘模式下的忙計時。

由于串行時鐘的一個時鐘周期在忙高時被消耗(在作出msb決定時),必須給16個額外的時鐘來將所有16位數據打卡;因此,一次轉換至少需要25個時鐘周期來完全讀取數據。由于大多數微處理器以8位傳輸方式進行通信,這意味著必須進行額外的傳輸以捕獲lsb。

有兩種方法可以處理此需求。其中一個如圖3所示,下一個控制字節的開始出現的同時,LSB正從ADS8341中時鐘輸出。此方法允許最大吞吐量和每個轉換的24個時鐘周期。

另一種方法如圖5所示,每次轉換使用32個時鐘周期;最后7個時鐘周期只需在輸出線上移位零。忙得不可開交當cs變高時的高阻抗狀態;在下一個cs下降沿之后,busy將變低。

內部時鐘模式

在內部時鐘模式下,ADS8341在內部生成自己的轉換時鐘。這使得微處理器不必生成sar轉換時鐘,并且允許在處理器方便的情況下,以從0mhz到2.0mhz的任何時鐘速率讀取轉換結果。busy在轉換開始時變低,然后在轉換完成時返回high。在轉換期間,繁忙將保持低,最大為8秒。此外,在轉換期間,DCLK應該保持低,以獲得最佳的噪聲性能。轉換結果存儲在一個內部寄存器中;轉換完成后,數據可以隨時從該寄存器中計時。

如果轉換后忙轉為低時cs為低,則外部串行時鐘的下一個下降沿將寫出dout行上的msb。剩余的位(D14-d0)將在每個連續的時鐘周期上計時在msb之后。如果忙時cs高變低

然后在cs運行之前,dout線將保持三態低,如圖6所示。轉換開始后,CS不需要保持低位。注意busy不是當CS在內部時鐘模式下變高時為三態。

只要最小采集時間tacq保持在1.7μs以上,則可以在超過2.4mhz的時鐘速率下將數據移入和移出ads8341。

數字定時

圖4以及表VI和VII提供了ADS8341數字接口的詳細定時。

數據格式

ADS8341輸出數據采用直接二進制格式,如圖7所示。此圖顯示給定輸入電壓的理想輸出代碼,不包括偏移、增益或噪聲的影響。

當ADS8341處于自動斷電模式時,如果DCLK處于激活狀態且CS處于低電平,則該設備將繼續在數字邏輯中消耗一些功率。功率可以降低通過保持CS高到最低。這兩種情況下的供電電流差異如圖9所示。

功耗

ADS8341有三種電源模式:全功率(PD1-PD0=11B)、自動斷電(PD1-PD0=00B)。關閉(shdn低)。這些模式的影響取決于ADS8341的操作方式。例如,在全轉換率和每轉換24個時鐘時,全功率之間的差別很小模式和自動關機,關機(shdn低)不會降低功耗。

當以全速和每轉換24個時鐘運行時(如圖3所示),ADS8341的大部分時間用于獲取或轉換。假設此模式處于活動狀態,則自動關機的時間很短。因此,全功率模式和自動關機之間的差異可以忽略不計。如果通過簡單地減慢輸入的頻率來降低轉換率,則兩種模式大致保持相等。然而,如果DCLK頻率在轉換期間保持在最大速率,但是轉換通常不那么頻繁,那么這兩種模式之間的差異是顯著的。圖8顯示了降低dclk頻率(“縮放”dclk以匹配轉換率)或將dclk保持在最高頻率與降低每秒轉換次數之間的差異。在后一種情況下,轉換器在斷電模式下花費的時間百分比越來越高(假設自動斷電模式處于激活狀態)。

圖8.提供電流與直接采樣DCK頻率的比率或保持DCLK在最大可能頻率。

在自動斷電模式下操作ADS8341將導致最低功耗,并且在通電時沒有轉換時間“懲罰”。第一次轉換將是有效的。shdn可用于強制立即關閉電源。

噪聲

從圖10到圖13可以看出,ADS8341本身的噪聲底極低,并且遠低于競爭對手的A/D轉換器。ADS8341在5V和2.7V以及內部和外部時鐘模式下進行了測試。模擬量輸入管腳采用低電平直流輸入,轉換器經5000次轉換。由于ADS8341的內部噪聲,A/D轉換器的數字輸出將在輸出代碼中變化。這適用于所有16位sar型a/d轉換器。使用直方圖繪制輸出代碼,分布應呈鐘形,鐘形曲線的峰值代表輸入值的標稱代碼。±1σ、±2σ和±3σ分布將分別代表所有代碼的68.3%、95.5%和99.7%。轉換噪聲可以通過將測量的碼數除以6來計算,這將產生±3σ分布或99.7%的所有碼。據統計,在執行1000次轉換時,多達3個代碼可能不在分布范圍內。ads8341在5v工作時會產生小于±0.5lsb的過渡噪聲,其輸出碼為±3σ分布。記住,要實現這種低噪聲性能,輸入信號和參考信號的峰間噪聲必須小于50微伏。

平均值

a/d轉換器的噪聲可以通過平均數字碼來補償。通過平均轉換結果,過渡噪聲將減少1/√n的系數,其中n是平均數。例如,平均4個轉換結果將減少1/2到±0.25 lsb的轉換噪聲。平均值只能用于頻率接近直流電的輸入信號。

對于交流信號,可以使用數字濾波器進行低通濾波和輸出碼的抽取。這種方法的工作方式與平均法類似;每抽取2次,信噪比將提高3db。

布局

為了獲得最佳性能,應注意ADS8341電路的物理布局。如果參考電壓低和/或轉換率高,則尤其如此。基本的合成孔徑雷達結構對電源、基準、接地連接和數字輸入的故障或突然變化非常敏感,這些故障或突然變化發生在鎖定模擬比較器的輸出之前。因此,在N位合成孔徑雷達變換器的任何一次轉換過程中,都有N個“窗口”,其中較大的外部瞬態電壓容易影響轉換結果。這種故障可能源于開關電源、附近的數字邏輯和大功率設備。數字輸出的誤差程度取決于參考電壓、布局和外部事件的精確定時。如果外部事件相對于dclk輸入的時間發生更改,則錯誤可能會更改。

考慮到這一點,ADS8341的電源應該是干凈的,并被很好地繞過。應將0.1μf陶瓷旁路電容器放置在盡可能靠近裝置的位置。此外,1μf至10μf電容器和5Ω或10Ω串聯電阻器可用于低通濾波器噪聲電源。

同樣,應使用0.1μf電容器繞過基準。再次,串聯電阻和大電容可用于低通濾波器的參考電壓。如果參考電壓源于運放,請確保它可以驅動旁路電容器而不發生振蕩(在這種情況下,串聯電阻可以提供幫助)。平均而言,ADS8341從參考電路中提取的電流很少,但它在短時間內(在轉換期間,在DCLK的每個上升沿上)確實對參考電路提出了更大的要求。

ADS8341架構不提供與參考輸入有關的噪聲或電壓變化的固有抑制。當參考輸入與電源連接時,這一點尤其值得關注。來自電源的任何噪聲和紋波都將直接出現在數字結果中。雖然高頻噪聲可以如前一段所述被濾除,但由于線路頻率(50赫茲或60赫茲)引起的電壓變化可能難以消除。

接地引腳應連接到干凈的接地點。在許多情況下,這將是“模擬”接地。避免連接過于靠近微控制器或數字信號處理器的接地點。如果需要,直接從轉換器到電源入口點進行接地跟蹤。理想的布局將包括專用于轉換器和相關模擬電路的模擬接地平面。



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